[투자공부] BESI 기업분석 (feat. 하이브리드 본딩 공정)

본 글은 서울대 투자동아리 SMIC Besi 기업분석 보고서 바탕으로 개인적으로 이해한 내용을 요약 및 내용추가한 부분이다.

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개요

왜 세계적인 기업들은 반도체 미세화를 하려고 하는가?

반도체 성능 개선 공식 = 반도체의 미세화

💡 반도체 성능을 개선한다란? 
지금까지 반도체 성능 개선의 역사는 ‘미세화의 역사’이라 해도 무방하며 이를 잘 표현한 법칙은 ‘무어의 법칙’ 이다.
- 무어의 법칙: 반도체는 평균 1-2년을 주기로 집적도가 2배씩 증가하며 성능 개선을 거듭

 

미세화는 더욱 세밀한 회로를 그리는 과정이다. 이를 정리하면 다음과 같다.

 

(1) 반도체 만드는 과정은 (a) 웨이퍼라는 판 위에 회로를 그리고 (b) 나머지 부분을 잘라내어 우리가 원하는 모양의 회로가 그려진 칩을 만들어 내는 것이다.

(2) 반도체 선폭이 미세화 된다는 것은 웨이퍼 위에 우리가 원하는 회로를 더 얇게 그린다는 의미이다. 쉽게 말해 도자기 무늬를 새길 때 더욱 얇은 칼을 이용하여 세밀한 무늬를 표현하는 것과 같다.

 

(3) 선폭을 미세화 함으로써 얻는 장점은 다음과 같다.

• 생산성 향상: 같은 크기의 웨이퍼에서 더 많은 칩을 생산 즉, 같은 기능을 구현하는데 있어 더 작은 사이즈로 만들 수 있다
  
  
• 성능 향상: 칩 위에 더욱 세밀한 회로를 그림으로써 트랜지스터의 밀집도를 높여 연산속도와 전력 효율성을 개선시킬 수 있다.
  • 회로가 작을수록 소비전력은 줄어들고 정보처리 속도는 빨라진다.
  • 반도체 칩하나에는 수십억개 이상의 트랜지스터가 들어가 있음. 트랜지스터 간격이 짧을 수록 소자의 동작이 빨라진다. 

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공학적 관점에서 바라보는 미세화와 성능개선 연관성

그렇다면, 공학적인 관점에서 왜 회로 선폭이 줄어들면 성능 개선이 되어지는지 알아보자.

내용을 선 요약하자면 회로의 길이가 작아짐 → delay(지연속도)가 작아짐 → 정보처리가 빨라짐 → 성능 향상 이다.

 

WorkFlow

(1) 반도체는 디지털 신호로써 0과 1을 구분하기 위한 수단이며 이를 통해 정보를 처리한다.

(2) 더 빠르게 0과 1을 구분한다는 것은 정보처리가 빠르다는 의미이다.

(3) 회로에서는 다양한 종류의 저항과 캐패시터(전압충전 및 방출) 성분을 포함한다.

(4) 한 소자에서 다른 소자로 건너갈 때 생기는 delay는 다음과 같이 구성이 되어지며 이 값이 낮을 수록 성능이 향상되는 부분과 직결되어진다.

 

(5) 여기서, C, V(전압)는 고정적인 값이기에 I(전류)를 높여야 delay가 낮아지게 된다.

(6) 여기서 전류식을 살펴보면, 전류를 높이려면 L이 낮아져야 한다는 것을 알 수 있다.

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전공정 과정의 성능 개선 한계 봉착

 

공정이 점차 미세화 될수록 터널링 현상으로 인해 (1) 누설 전류 증가 (2) 오류율 증가 (3) 소비전력 증가되어 물리적 한계에 직면하게 되었다. 여기서 터널링 현상이란 전자와 같은 미세 입자가 고전적으로 통과할 수 없는 물체를 통과하는 현상을 말한다. 

 

더욱더 작은 반도체를 만들어가는데 있어 전자가 벽을 통과하는 터널효과가 잦아져 누설전류가 발생하고, 소비전력 또한 증가하게 된다. 따라서 전력 효율을 높이고 오류를 줄이기 위해 터널효과는 제어되어져야 한다.

💡 터널링 현상: 전자와 같은 미세 입자가 고전적으로 통과할 수 없는 물체를 통과하는 현상
고전역학에서는 충분한 에너지를 가지지 못한 입자는 장벽을 넘을 수 없다고 예측하지만, 양자역학에서는 이 입자들은 아주 작은 확률일지라도 반대쪽으로 터널을 뚫어 넘어갈 수 있다.

이는, 전자의 파동적 성질 때문이며 파동의 형태로 존재할 때는 파동의 어떤 지점에서든 전자가 존재할 수 있다. 그리고 그 앞에 얇은 벽이 있다면 전자는 벽의 외부 및 내부에 모두 존재할 수 있게 되는 것이다.

 

반도체 공정은 크게 전공정 그리고 후공정으로 나뉜다.

• 전공정: 반도체 제조
• 후공정: 완성된 반도체를 패키징 및 테스트

 

지금까지 전공정 위주로 기술 발전이 이루어져 왔으나 성능 개선에 대한 난관에 봉착하여 후공정에 대한 성능 개선을 통해 극복하고자 하는 움직임을 보이고 있다.

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후 공정의 핵심, 하이브리드 본딩

전공정에서의 성능 개선이 한계에 다다르자 반도체 기업들의 시선은 후공정을 향하게 되었다.

지금껏 완성된 반도체를 포장(패키징)하고 테스트하는 공정으로만 취급받았던 후공정이 반도체 성능 개선의 핵심으로 된 KEY Point에 대하여 알아보자.

 

아래는 후공정 과정요약이다.

 

본딩 과정의 필요성

본딩(Bonding)은 반도체 성능 개선에 있어 필수적인 과정이다.

• 본딩 = 칩과 기판을 전기적으로 연결하는 공정
• 칩에서 정보가 들어오고 나가는 통로인 I/O(In/Out) 사이를 연결하는 것
• I/O 수량 多 → 정보 교환 통로가 많아짐 → 칩 간 정보 전달속도 빨라짐
  • 차선이 늘어나면 교통 흐름이 원활해지는 것에 비유할 수 있다.

 

본딩 기술의 발전 과정

 

하이브리드 본딩이 주목받는 이유

비용절감의 기대효과를 가져다 주는 ‘칩렛’ 기술과 ‘이종 접합’ 기술에 대한 한계점을 해결해 줄 수 있기 때문이다.

고객들은 칩렛에서 필요한 영역만 재사용 가능한 이점에 대해서도 관심을 가지고있다. 제품에서 대부분의 IP를 칩렛으로 재사용하고 제외된 영역만 재설계한 다음 이종집적화 기술을 사용해서 재결합하면 시간과 비용을 모두 상당히 절감할 수 있다. (feat. 삼성전자 공식페이지)

 

그렇다면 칩렛 기술은 무엇이고 이종 집적화 기술은 무엇인지 알아보자.

 

칩렛 기술

 

칩렛기술은 하나의 고성능 칩에서 다른 기능을 수행하는 작은 칩들을 각각 제조하는 공정이다. 쉽게말해 반도체 칩을 만드는 과정을 레고 조립과 같이 할 수 있게 해주는 기술이다.

 

칩렛 기술은 다음의 장점을 제공한다.

첫째, 비용 효율성 측면에서의 장점

• 기존 모놀리식 구조에는 하나의 칩 안에 각 기능들을 분리하여 생산하지 못하며 하나의 칩을 만들기 위해서 여러 기능들 중 가장 첨단 공정을 요구하는 기준으로 적용해야 해야 한다.
  • 특정 기능이 7nm로 생산되어져야 한다면 23nm에서도 생산가능한 기능까지 7nm로 생산되어져야 하며 이는 불필요한 비용이 발생하게 되어진다.
• 칩렛 기술에서는 칩 기능을 분리할 수 있어 필요한 기술을 선별적으로 적용할 수 있기 때문에 비용 절감이 가능하게끔 기여한다.
  
  

둘째, 생산성 향상

• 칩렛 기술을 활용하면 필요한 블록 기능만 구현하면 되기에 개발기간이 평균 3~4년에서 1년으로 단축된다.

 

이종집적화 기술

 

정의: CPU와 메모리와 같이 기능과 역할이 다른 반도체를 결합하는 기술이며 서로 다른 반도체를 결합하는 부분은 굉장히 어렵다.

각 반도체를 결합하는 방식에는 다양한 방법이 존재하며 그 중 2.5D 패키징과 3D 패키징 기술에 대한 내용이다.

• 2.5D 패키징 : 두 반도체를 연결해주는 다리와 같은 역할을 담당하는 인터포저(Interposer)와 수평적으로 연결
• 3D 패키징: 인터포저 없이 반도체들을 수직으로 쌓아올려 결합하는 방식

 

칩렛과 이종집적화 기술의 한계점

기술에 대한 한계점에 대한 솔루션을 제공해주지만 칩렛과 이종집적화 기술 모두 정보 교환 속도가 느리다는 치명적인 단점이 존재한다.

칩의 성능을 향상시키기 위해서는 두 반도체 사이의 연결고리를 늘이는 I/O를 증가시켜야 하는데, 현재 이용되어지고 있는 ‘범프’라는 전도성 돌기를 이용하여 본딩기술을 구현하는데 현재 범프간 간격(pitch)은 10um라는 한계점이 존재한다.

 

무엇보다 pitch point를 줄이는데 있어 신호 사이 간섭과 같은 여러 고려사항들이 존재한다.

 

하이브리드 본딩 기술 필요성

하이브리드 본딩 기술은 범프와 같은 매개체 없이 구리 배선의 패드끼리 직접 결합하여 칩과 칩을 포개는 기술이며 기존 flip-chip 본딩에 비해 전기신호 밀도를 1,000배 이상 높일 수 있다. 또한 이 기술로 마이크로 범프 기술로 불가능했던 10um 이하로 pitch를 줄이는 것이 가능해졌다.

hybrid bonding

 

• 최근 반도체의 연산 속도가 빨라짐에 따라 칩 간 정보 전달 속도가 반도체의 성능을 결정하는 bottleneck으로 작용하고 있다. 이에 따라 I/O수가 많은 본딩 기술인 TC본딩, 하이브리드 본딩의 채택이 확대되어지고 있다.
  
  
• 일례로 AMD가 21년에 출시한 CPU Ryzen 7-5800X3D의 pitch size는 9㎛인데, 이정도 pitch size를 가진 칩에는 하이브리드 본딩의 적용이 필수적이다.

 

적용사례

• TSMC의 경우 하이브리드 본딩이 적용된 SoIC 기술로 pitch를 기존의 60%인 6um까지 줄였다.
• 이외, 인텔의 Foveros Direct, 삼성의 X-Cube 등과 같은 파운드리 3사의 후공정 로드맵에 하이브리드 본딩은 빠짐없이 포함되어 있다.
• 엔비디아 경우 24년 말 출시될 B100에 SoIC 기술 적용 검토 중 (적용했다고 추정하는 주장도 있음)

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왜 Bessi 인가?

첫째, 하이브리드 본딩 산업은 높은 진입 장벽

하이브리드 본딩 장비는 아무나 만들 수 없다. 그 이유는 다음과 같다.

1. 서로 맞닿는 부분을 조금의 오차도 없이 정확히 정렬시켜야 한다. (가공된 웨이퍼 위로 이종 칩 다이를 곧바로 올려 붙여야 함)
   
   
2. 일반적인 패키징과 달리 CMP 공정 플라즈마를 활용한 높은 전공정 수준의 기술력이 필요하다.
   
   • 세계적인 전공정 기업 어플라이드 머트리얼즈(AMAT)와의 전략적 협업을 통한 필요조건 달성

 

둘째, 독보적인 입지

현재 하이브리드 본딩 시장에 가장 앞서 있는 Player이다.

• BESI 방식: D2W (Die to Wafer)
• 경쟁사: W2W (Wafer to Wafer)

W2W 본딩 방식은 D2W보다 수율이 낮고 요구되는 조건이 까다로워 고객사에서 쉽게 적용하지 않다.

(여기서 반도체에서 수율은 결함이 없는 합격품의 비율이다.)

 

D2W 장비 내에서도 기술적 우위는 확실

• 경쟁사로 말할 수 있는 기업은 ASMPT 이며 BESI에 비해 현저히 낮은 수율 및 본딩 정확성을 가지고 있다.

 

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미래 시장 수요

 

(1) 전기적인 전도도를 극대화 하기 위해서는 하이브리드 본딩이 필연적이다.

(2) HBM과 모바일 AP 시장의 성장과 견고한 연결고리와 필연성으로 인한 Q(수량) 확장성과 P(가격)상승 → 매출 및 수익성 향상 기대

• HBM 은 12~16 단으로 넘어가면 하이브리드 본딩은 선택이 아닌 필수 요건
  • 기존 방식을 유지할 시 16 단 이상 적층에서 는 신호 전달 지연 , 전력 소모 , 휨 형상 등이 발생하거나 높이가 높아 질 수 밖에 없다
  • 범퍼가 요구되지 않는 하이브리드 본딩 방식을 활용할 시 두께 는 기존 방식 대비 15% 이상 감소

 

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Reference

왜 미세공정 경쟁을 벌이는지?

https://www.joongang.co.kr/article/24132140#home

https://blog.naver.com/noback91/223151319525

https://blog.naver.com/noback91/223149403175

HBM4 두께 표준 '완화' 합의…삼성·SK, 하이브리드 본딩 도입 미루나

https://zdnet.co.kr/view/?no=20240307141056

어드밴스드 패키징에서 인터커넥션의 중요성

https://news.skhynix.co.kr/post/interconnection-for-advanced-packaging

https://semiconductor.samsung.com/kr/news-events/tech-blog/going-beyond-the-limits-with-advanced-heterogeneous-integration/

https://m.blog.naver.com/survivaldopb/223071760524